Verilog 时序逻辑：验证同步复位与计数器回绕2026-09-11 12:27:58 设计两位计数器，在时钟上升沿更新，使用同步复位和自检测试平台观察 0 到 3 的回绕行为。开发 · 宋国卿2026-09-11# Verilog# 非阻塞赋值# 同步复位
Verilog 入门：用半加器理解组合逻辑与测试平台2026-09-09 07:13:10 实现一位半加器，用独立测试平台遍历全部输入组合，通过自动检查验证和位与进位，区分硬件描述与软件执行。开发 · 宋国卿2026-09-09# Verilog# 组合逻辑# 测试平台
