Verilog 入门：用半加器理解组合逻辑与测试平台
实现一位半加器，用独立测试平台遍历全部输入组合，通过自动检查验证和位与进位，区分硬件描述与软件执行。
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学习Verilog的开发环境、基础语法、程序结构、调试方法与练习实践，通过具体示例梳理概念与操作步骤，便于入门和实践查阅。
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Verilog 时序逻辑：验证同步复位与计数器回绕
设计两位计数器，在时钟上升沿更新，使用同步复位和自检测试平台观察 0 到 3 的回绕行为。